A.基本RS觸發(fā)器
B.同步觸發(fā)器
C.主從觸發(fā)器
D.JK觸發(fā)器
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A.具有兩個(gè)能自行保持的穩(wěn)定狀態(tài)
B.有三個(gè)穩(wěn)定狀態(tài)
C.根據(jù)不同的輸入信號(hào)可以置成1或0狀態(tài)
D.沒有記憶功能
A.狀態(tài)轉(zhuǎn)換真值表
B.特性方程
C.狀態(tài)轉(zhuǎn)換圖
D.狀態(tài)轉(zhuǎn)換卡諾圖
A.基本RS觸發(fā)器
B.主從RS觸發(fā)器
C.同步RS觸發(fā)器
D.邊沿D觸發(fā)器
A.邊沿D觸發(fā)器
B.主從RS觸發(fā)器
C.同步RS觸發(fā)器
D.主從JK觸發(fā)器
A.主從JK觸發(fā)器
B.主從D觸發(fā)器
C.同步RS觸發(fā)器
D.邊沿D觸發(fā)器
最新試題
采用浮柵技術(shù)的EPROM中存儲(chǔ)的數(shù)據(jù)是（）可擦除的。
與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。
（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。
用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。
試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案，比較各種方案的特點(diǎn)。如果用HDPLD來實(shí)現(xiàn)，設(shè)計(jì)方案是最佳嗎？簡(jiǎn)述理由。
一個(gè)兩輸入端的門電路，當(dāng)輸入為10時(shí)，輸出不是1的門電路為（）
用1M×4的DRAM芯片通過（）擴(kuò)展可以獲得4M×8的存儲(chǔ)器。
兩個(gè)與非門構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時(shí)，兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)（）。
DRAM4164有2根片選線（RAS和CAS）、8根地址線和1根數(shù)據(jù)線。請(qǐng)判斷它的存儲(chǔ)容量為多少？
判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。