A.邊沿D觸發(fā)器
B.主從RS觸發(fā)器
C.同步RS觸發(fā)器
D.主從JK觸發(fā)器
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A.主從JK觸發(fā)器
B.主從D觸發(fā)器
C.同步RS觸發(fā)器
D.邊沿D觸發(fā)器
A.冒險(xiǎn)競爭
B.安全競爭
C.功能競爭
D.邏輯競爭
A.集成3線－8線譯碼器
B.集成3線－8線數(shù)據(jù)選擇器
C.集成8線－3線譯碼器
D.集成3線－8線數(shù)據(jù)分配器
A.8421BCD編碼器
B.二進(jìn)制編碼器
C.二－十進(jìn)制編碼器
D.十進(jìn)制編碼器
A.變量譯碼器
B.優(yōu)先譯碼器
C.碼制變換譯碼器
D.顯示譯碼器
最新試題
TTL與非門輸出高電平的參數(shù)規(guī)范值是（）
要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號(hào)JK就為（）。
用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。
兩個(gè)與非門構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時(shí)，兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)（）。
用1M×4的DRAM芯片通過（）擴(kuò)展可以獲得4M×8的存儲(chǔ)器。
判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。
以下代碼中為無權(quán)碼的為（）。
利用2個(gè)74LS138和1個(gè)非門，可以擴(kuò)展得到1個(gè)（）線譯碼器。
簡述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。
什么是觸發(fā)器的空翻現(xiàn)象，如何避免空翻？