單項(xiàng)選擇題VHDL中的各種邏輯運(yùn)算中，運(yùn)算符（）的優(yōu)先級(jí)別最高。

A.AND
B.OR
C.XOR
D.NOT


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1.單項(xiàng)選擇題結(jié)構(gòu)體中的變量應(yīng)在VHDL程序中（）部分給予說(shuō)明。

A.結(jié)構(gòu)體對(duì)應(yīng)的實(shí)體的端口表中
B.結(jié)構(gòu)體中關(guān)鍵詞BEGIN前
C.結(jié)構(gòu)體中關(guān)鍵詞BEGIN后
D.程序包（PACKAGE）

2.多項(xiàng)選擇題在VHDL程序中，以下4個(gè)部分，（）可以有順序執(zhí)行語(yǔ)句。

A.結(jié)構(gòu)體（ARCHITECTURE）
B.進(jìn)程（PROCESS）中的關(guān)鍵詞BEGIN前
C.進(jìn)程（PROCESS）中的關(guān)鍵詞BEGIN后
D.程序包（PACKAGE）

4.單項(xiàng)選擇題在VHDL語(yǔ)言中，ARCHITECTURE中的語(yǔ)句都是（）執(zhí)行的語(yǔ)句。

A.順序
B.并行
C.即可順序也可并行
D.無(wú)法確定

5.多項(xiàng)選擇題結(jié)構(gòu)體（ARCHITECTURE）用于描述設(shè)計(jì)單元的（）

A.行為、元件及連接關(guān)系
B.元件、子程序、公用數(shù)據(jù)類(lèi)型
C.名稱(chēng)和端口的引腳等
D.可編譯的設(shè)計(jì)單元

最新試題

判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類(lèi)型是BIT，c是INTEGER，執(zhí)行c＜=a+b。

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雙積分型數(shù)字電壓表是否需要取樣-保持電路？請(qǐng)說(shuō)明理由。

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TTL與非門(mén)閾值電壓UT的典型值是（）

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具有“有1出0、全0出1”功能的邏輯門(mén)是（）

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兩個(gè)與非門(mén)構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時(shí)，兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)（）。

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如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的（）。

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10-4線優(yōu)先編碼器允許同時(shí)輸入（）路編碼信號(hào)。

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試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案，比較各種方案的特點(diǎn)。如果用HDPLD來(lái)實(shí)現(xiàn)，設(shè)計(jì)方案是最佳嗎？簡(jiǎn)述理由。

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用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。

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與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。

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