A.統(tǒng)計(jì)輸入脈沖的個數(shù)
B.用于記時、記數(shù)系統(tǒng)
C.分頻
D.產(chǎn)生序列脈沖
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A.驅(qū)動方程
B.輸出方程
C.時鐘方程
D.狀態(tài)方程
A.同步時序邏輯電路
B.異步時序邏輯電路
C.555定時器電路
D.脈沖產(chǎn)生電路
A.加法計(jì)數(shù)器
B.二進(jìn)制計(jì)數(shù)器
C.十進(jìn)制計(jì)數(shù)器
D.N進(jìn)制計(jì)數(shù)器
A.同步時序邏輯電路狀態(tài)的變化與時鐘脈沖同步,而異步時序電路中沒有統(tǒng)一的時鐘脈沖,電路的狀態(tài)隨輸入信號的改變而相應(yīng)改變。
B.異步時序電路的每個狀態(tài)都是“穩(wěn)定狀態(tài)”,而同步時序邏輯電路的狀態(tài)分為“穩(wěn)定”和“不穩(wěn)定“兩種。
C.同步時序電路中,任一時刻,幾個輸入變量可以同時變化。
D.異步時序電路中,每個時刻僅允許一個輸入信號發(fā)生變化,以避免電路中可能出現(xiàn)的競爭現(xiàn)象。
A.數(shù)碼寄存器
B.計(jì)數(shù)器
C.移位寄存器
D.序列信號檢查器
最新試題
判斷如下VHDL的操作是否正確,如不正確,請改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。
TTL與非門輸出高電平的參數(shù)規(guī)范值是()
采用浮柵技術(shù)的EPROM中存儲的數(shù)據(jù)是()可擦除的。
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具有“有1出0、全0出1”功能的邏輯門是()
要使JK觸發(fā)器的輸出Q從1就成0,它的輸入信號JK就為()。
10-4線優(yōu)先編碼器允許同時輸入()路編碼信號。
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一個兩輸入端的門電路,當(dāng)輸入為10時,輸出不是1的門電路為()
()在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用,其中一個重要用途是構(gòu)成數(shù)據(jù)總線。