A.算術(shù)邏輯運(yùn)算單元
B.控制器
C.通用寄存器組
D.I/O總線
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A.Cache擴(kuò)充了主存儲(chǔ)器的容量
B.Cache可以降低由于CPU與主存之間的速度差異造成的系統(tǒng)性能影響
C.Cache的有效性是利用了對(duì)主存儲(chǔ)器訪問的局部性特征
D.Cache中通常保存著主存儲(chǔ)器中部分內(nèi)容的一份副本
A.F9
B.F0
C.89
D.80
A.DRAM
B.EPROM
C.SRAM
D.EEPROM
A.對(duì)存儲(chǔ)器操作進(jìn)行限制，使控制簡(jiǎn)單化
B.指令種類多，指令功能強(qiáng)
C.設(shè)置大量通用寄存器
D.選取使用頻率較高的一些指令，提高執(zhí)行速度
A.4
B.6
C.8
D.10
若用8位機(jī)器碼表示二進(jìn)制數(shù)-111，則原碼表示的十六進(jìn)制形式為__（1）___；補(bǔ)碼表示的十六進(jìn)制形式為__（2）__。
空白（1）處應(yīng)選擇（）
A.81
B.87
C.OF
D.FF
A.每秒鐘所能執(zhí)行的指令條數(shù)
B.存儲(chǔ)器讀寫速度
C.計(jì)算機(jī)即時(shí)存儲(chǔ)信息的能力
D.該計(jì)算機(jī)保存大量信息的能力
A.X·Y
B.
C.
D.X+Y
A.算術(shù)邏輯運(yùn)算單元
B.控制器
C.通用寄存器組
D.I/O總線
A.7FFFH
B.8FFFH
C.9FFFH
D.AFFFH
最新試題
某邏輯電路有兩個(gè)輸入端和一個(gè)輸出端，輸入端用X和Y表示，輸出端用Z表示。當(dāng)且僅當(dāng)X和y同時(shí)為1時(shí)，Z才為0，則該電路的邏輯表達(dá)式為（）。
中央處理單元（CPU）不包括（）。
計(jì)算機(jī)中，執(zhí)行一條指令所需要的時(shí)間稱為指令周期，完成一項(xiàng)基本操作所需要的時(shí)間稱為機(jī)器周期，時(shí)鐘脈沖的重復(fù)周期稱為時(shí)鐘周期。因此（）。
以下關(guān)于精簡(jiǎn)指令集計(jì)算機(jī)（RISC）指令系統(tǒng)特點(diǎn)的敘述中，錯(cuò)誤的是（）。
用（）時(shí)，校驗(yàn)位與信息位交叉設(shè)置。
若內(nèi)存按字節(jié)編址，用存儲(chǔ)容量為32K×8bit的存儲(chǔ)器芯片構(gòu)成地址編號(hào)A0000H至DFFFFH的內(nèi)存空間，則至少需要（）片。
空白（1）處應(yīng)選擇（）
32位微處理器的32是指（）。
將某ASCII字符采用偶校驗(yàn)編碼（7位字符編碼+1位校驗(yàn)碼）發(fā)送給接收方，接收方收到的8位數(shù)據(jù)中，若（），則能確定傳輸過程中發(fā)生錯(cuò)誤。
使用電容存儲(chǔ)信息且需要周期性地進(jìn)行刷新的存儲(chǔ)器是（）。