多項(xiàng)選擇題下列器件有多個(gè)輸出端的是（）。

A.譯碼器
B.數(shù)據(jù)選擇器
C.數(shù)值比較器
D.加法器


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1.多項(xiàng)選擇題組合邏輯電路按照集成度可分為（）。

A.SSI
B.MSI
C.LSI
D.VLSI

2.多項(xiàng)選擇題以下電路中，加以適當(dāng)輔助門(mén)電路，（）適于實(shí)現(xiàn)單輸出組合邏輯電路。

A.二進(jìn)制譯碼器
B.數(shù)據(jù)選擇器
C.數(shù)值比較器
D.七段顯示譯碼器

3.多項(xiàng)選擇題組合邏輯電路消除競(jìng)爭(zhēng)冒險(xiǎn)的方法有（）。

A.修改邏輯設(shè)計(jì)
B.在輸出端接入濾波電容
C.后級(jí)加緩沖電路
D.屏蔽輸入信號(hào)的尖峰干擾

5.多項(xiàng)選擇題在數(shù)字系統(tǒng)中，常用的表示機(jī)器數(shù)的方法有（）。

A.原碼
B.反碼
C.補(bǔ)碼
D.編碼

最新試題

以下哪個(gè)編碼不能是二－十進(jìn)制譯碼器的輸入編碼（）

題型：?jiǎn)雾?xiàng)選擇題

（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。

題型：?jiǎn)雾?xiàng)選擇題

7系列EPROM存儲(chǔ)的數(shù)據(jù)是（）可擦除的。

題型：?jiǎn)雾?xiàng)選擇題

如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的（）。

題型：?jiǎn)雾?xiàng)選擇題

如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。

題型：?jiǎn)雾?xiàng)選擇題

與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。

題型：?jiǎn)雾?xiàng)選擇題

一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。

題型：?jiǎn)柎痤}

以下代碼中為無(wú)權(quán)碼的為（）。

題型：?jiǎn)雾?xiàng)選擇題

兩個(gè)與非門(mén)構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時(shí)，兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)（）。

題型：?jiǎn)雾?xiàng)選擇題

要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號(hào)JK就為（）。

題型：?jiǎn)雾?xiàng)選擇題