A.全加
B.半加
C.全減
D.半減
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D.電路使用不同的門(mén)電路
A.真值表
B.狀態(tài)表
C.狀態(tài)圖
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A.觸發(fā)器
B.計(jì)數(shù)器
C.數(shù)據(jù)選擇器
D.寄存器
最新試題
小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為()
兩個(gè)與非門(mén)構(gòu)成的基本RS觸發(fā)器,當(dāng)Q=1、Q=0時(shí),兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)()。
利用2個(gè)74LS138和1個(gè)非門(mén),可以擴(kuò)展得到1個(gè)()線譯碼器。
具有“有1出0、全0出1”功能的邏輯門(mén)是()
如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào),要求輸入每變化20mV,輸出信號(hào)的最低位(LSB)發(fā)生變化,應(yīng)選用()位ADC。
一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體?是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體?簡(jiǎn)述它們的作用。
TTL與非門(mén)輸出低電平的參數(shù)規(guī)范值是()
一個(gè)16選一的數(shù)據(jù)選擇器,其地址輸入(選擇控制輸入)端有()個(gè)。
以下哪個(gè)編碼不能是二-十進(jìn)制譯碼器的輸入編碼()
TTL與非門(mén)輸出高電平的參數(shù)規(guī)范值是()