單項選擇題能完成兩個l位二進制數相加并考慮到低位來的進位的器件稱為（）。
A.編碼器
B.譯碼器
C.全加器
D.半加器
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1.單項選擇題能實現從多個輸入端中選出一路作為輸出的電路稱為（）。
A.觸發(fā)器
B.計數器
C.數據選擇器
D.譯碼器
2.單項選擇題組合邏輯電路的競爭-冒險是由于（）引起的。
A.電路不是最簡
B.電路有多個輸出
C.電路中存在延遲
D.電路使用不同的門電路
3.單項選擇題在組合邏輯電路的常用設計方法中，可以用（）來表示邏輯抽象的結果。
A.真值表
B.狀態(tài)表
C.狀態(tài)圖
D.特性方程
4.單項選擇題在下列電路中，只有（）屬于組合邏輯電路。
A.觸發(fā)器
B.計數器
C.數據選擇器
D.寄存器
5.單項選擇題用低電平為輸出有效的譯碼器實現組合邏輯電路時，還需要（）。
A.與非門
B.或非門
C.與門
D.或門
最新試題
如要將一個最大幅度為5.1V的模擬信號轉換為數字信號，要求輸入每變化20mV，輸出信號的最低位（LSB）發(fā)生變化，應選用（）位ADC。
題型：單項選擇題
要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號JK就為（）。
題型：單項選擇題
判斷如下VHDL的操作是否正確，如不正確，請改正。字符a和b的數據類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。
題型：問答題
簡述用譯碼器或多路選擇器實現組合邏輯電路的不同之處。
題型：問答題
一個兩輸入端的門電路，當輸入為10時，輸出不是1的門電路為（）
題型：單項選擇題
7系列EPROM存儲的數據是（）可擦除的。
題型：單項選擇題
一個16選一的數據選擇器，其地址輸入（選擇控制輸入）端有（）個。
題型：單項選擇題
一個VHDL模塊是否必須有一個實體和一個結構體？是否可以有多個實體和結構體？簡述它們的作用。
題型：問答題
采用浮柵技術的EPROM中存儲的數據是（）可擦除的。
題型：單項選擇題
以下代碼中為無權碼的為（）。
題型：單項選擇題