9個(gè)JK觸發(fā)器，通過電路設(shè)計(jì)，可以接成（）進(jìn)制以內(nèi)的，任意進(jìn)制的計(jì)數(shù)器。

3進(jìn)制的加法計(jì)數(shù)器，需要（）塊JK觸發(fā)器。

下面哪個(gè)集成元件為四位二進(jìn)制超前進(jìn)位全加器（）

3位二進(jìn)制加法計(jì)數(shù)器的，計(jì)數(shù)長度為（）

所謂異步時(shí)序邏輯電路，是指電路中所有的觸發(fā)器，具有同一個(gè)時(shí)鐘脈沖CP的作用，因此各觸發(fā)器的狀態(tài)也不可能處于同一時(shí)刻改變。

對理想運(yùn)放，當(dāng)運(yùn)放工作在線性區(qū)時(shí)，其輸出電壓與兩個(gè)輸入端的電壓差呈非線性關(guān)系。

6進(jìn)制異步清零，最后一個(gè)計(jì)數(shù)狀態(tài)應(yīng)該為（）

下列受時(shí)鐘控制的是（）

反相比例運(yùn)算，放大倍數(shù)為5，輸入0.2v，輸出為（）v。

3個(gè)JK觸發(fā)器，通過電路設(shè)計(jì)，可以接成（）進(jìn)制以內(nèi)的，任意進(jìn)制的計(jì)數(shù)器。